기술은 감각이다, 밀론 블로그

왜 CMP가 필수인가 – 다층 배선과 Damascene을 가능하게 한 평탄화 기술

milron — Sat, 28 Feb 2026 18:21:53 +0900

왜 평탄화가 필요한가?

현대 반도체는 수십 개의 금속 배선층과 수 나노미터 수준의 패턴을 동시에 구현한다.
해상도는 극한까지 끌어올렸고, EUV와 고 NA 광학 시스템은 이제 수십 nm 수준의 공정 윈도우에서 동작하고 있다.

Ai의 등장으로 인해 이러한 기술의 발전은 더 가속화되고 있다.
대표적인 예로 HBM. 메모리 다이를 적층 하는 구조다.

그래서, 한 가지 질문이 생긴다.

"이렇게 공정들이 정밀한데, 그럼 과연 울퉁불퉁한 표면 위에서도 정확하게 정확하게 잘 동작할 수 있을까?"

리소그래피는 빛을 이용한 공정이다.

빛은 초점이 이상해지면 흐려지고 패턴은 왜곡된다.
이 초점 허용 범위를 피사계 심도(Depth of focus, DOF)라 한다.

문제는, 해상도가 높아질수록 DOF가 줄어든다는 점이다.

아주 작은 글씨를 쓰려면 펜 촉을 가늘게 해야 한다.
하지만 촉이 가늘어질수록 종이의 거칠기에 더 민감해진다.

반도체 공정도 같다. 해상도를 높이면 피사계 심도(DOF)는 감소하고,
웨이퍼의 미세한 단차조차 패턴 정확도를 흔들게 된다.

즉, 미세화는 공정을 더욱 정밀하게 만들었지만 동시에 표면 높이
오차에 대한 허용 범위를 급격히 줄여 버렸다.

그리고 바로 이 지점에서 CMP가 등장한다.

CMP는 단순한 평탄화 공정이 아니다.
고해상도 공정이 성립하기 위한 전제 조건이다.

그 이유들에 대해 알아보자.

이유 1. Litho CD 변동과 Overlay 리스크

figure.1 https://exposuretherapy.ca/photography-guide/depth-of-field/

그림 1을 보면 주위 사물은 흐릿하지만 유독 고양이만 잘 보인다.

왜?

초점이 맞아서다.

카메라 원리를 반도체 글에서 언급하는 이유가 뭘까?

매우 명확한 이유가 있다.

리소그래피(Lithography)에서 아주 중요하게 다뤄지는 피사계 심도(depth-of-focus, DOF)때문이다.

figure.2 https://exposuretherapy.ca/photography-guide/depth-of-field/

그림 1의 초점원리를 좀 더 시각적으로 해석하는 그림 2를 보자.

후처리 과정은 차치하고 이론적으로만 보자.

카메라 무빙, 빛의 변화 등, 각종 변화에도 불구하고 점 P2의 초점이 잘 유지가 되고 있다.

이는 피사계 심도(DOF)가 크다는 것을 의미한다.

왜 이런 내용을 리소그래피에서 중요하게 여기는 걸까?

figure.3 https://www.reddit.com/r/gifs/comments/4ad3p2/focal_ratios/ 자

해상도와 DOF는 각각 다음과 같이 표현된다.

\[
Resolution \approx \frac{k_1 \lambda}{NA}
\]

\[
DOF \approx \frac{k_2 \lambda}{NA^2}
\]

따라서 NA를 높이면,

\[
NA \uparrow \Rightarrow Resolution \downarrow
\]

\[
NA \uparrow \Rightarrow DOF \downarrow^2
\]

NA : 렌즈의 빛 모으는 능력

당연히, 카메라에서 DOF가 높아진다면 좋은 게 좋은 거니 좋은 거다.

하지만, 반도체 공정에선 작은 물체를 잘 봐야 한다.

작은 물체를 보다 잘 포착하려다 보니, 물리적으로 DOF가 줄어드는 필연이 존재했다.

그래서 리소그래피에서는 중요하게 보는 것은,

DOF를 높이는 것이 아니라, 해상도(Resolution)를 높일수록 DOF가 줄어버리는 물리적 Trade-off를 관리하는 것이다.

자, 리소그래피 하기 전의 아주 반들반들 대머리 웨이퍼 표면을 상상해 보자.

패턴을 심으려면 리소그래피 해야 한다.

근데 만약, 웨이퍼의 표면이 여드름난 피부처럼 울퉁불퉁하다면?

초점 거리를 벗어난 여드름 꼭대기나 깊은 구멍에서의 패턴은 아주 흐릿할 것이다.

반도체 공정에서의 EUV / 고 NA 공정은 DOF의 정도가 수십 nm 수준을 자랑한다.

즉, 단차가 50~100nm만 생겨도 CD shift 발생 가능하다.

하지만 리소그래피 공정에서 중요한 것은 단순 DOF가 아니다.
실제 공정에서는 다음과 같은 Focus Budget 개념으로 접근한다.

\[
Focus\;Budget = DOF - (Topography + Warp + Overlay)
\]

Wafer warp
Overlay 오차
Scanner leveling 오차

결국 CMP가 허용받을 수 있는 평탄도 마진은, 이 전체 예산 중 일부에 불과하다.

흙에 비유하자면,

흙이 쌓여 있음 → Topography (단차)
깎는 행위 → CMP
얼마나 깎아도 되느냐 → Focus Budget 내 허용 범위

가 된다.

따라서 해상도가 증가해 DOF가 줄어들수록,
CMP가 관리해야 할 평탄도 스펙은 더욱 엄격해진다.

요약하자면, DOF 감소는 광학 미세화의 결과이며,
CMP는 그 줄어든 DOF 안에서 공정이 가능하도록 평탄도를 확보하는 선행 제어 공정이다.

이유 2. Conformal deposition → topography 누적

리소그래피에서는 DOF가 줄어드는 것은 물리적 한계이다.

문제는 이 웨이퍼 표면을 인간이 가만히 두지 않는다는 것이다.

패턴을 형성하고 층을 쌓는 것을 반복하는 것이 일반적인 공정이다.

이 개념을 Conformal deposition. 기존 구조 형상을 그대로 따라가며 균일하게 막이 형성되는 특성을 말한다.

https://semiengineering.com/creating-an-accurate-feol-cmp-model/

Conformal deposition의 물리적 결과.

예를 들어 보자.

1차 금속 패턴이 형성되어 단차가 생긴다.
그 위에 CVD로 절연막(ILD)을 증착한다.
이 막은 기존 패턴을 따라 동일한 단차를 유지한 채 두꺼워진다.

단차가 사라지는 것이 아니라
그 형태가 위로 그대로 복사(copy)된다.

이 과정은 한 번으로 끝나지 않는다.

식각으로 생긴 단차
금속 매립 후 잔여 overburden
밀도 차이로 인한 국부 두께 차이

들이 누적된다.

결과적으로,

Conformal deposition은 단차를 제거하지 않는다.
오히려 layer-by-layer로 topography를 축적시킨다.

CMP는 단순한 평탄화 공정이 아니다.

Conformal deposition으로 누적된 topography를
각 층마다 “리셋(reset)”하는 공정이다.

요약하자면, Conformal deposition은 단차를 복사하고,
CMP는 그 누적을 끊어내는 공정이다.

현대 반도체는 단일 금속층 구조가 아니다.

M1–M2–M3와 같은 다층 배선 구조(BEOL stack)로 구성된다.

이 잔여 단차는 다음 층 증착 시 Conformal deposition 특성에 의해 그대로 전달된다.

이를 Multilevel interconnect. 단차 누적이라 한다.

Conformal deposition은 단차를 보존하는 물리적 메커니즘이며,

Multilevel interconnect 구조는 이 단차를 반복적으로 적산시키는 환경이다.

따라서 CMP는 각 층에서 누적을 제어하기 위한 필수 공정이다.

Conformal deposition = 단차 보존 메커니즘
Multilevel structure = 단차 적산 구조
CMP = 누적 제어 장치

“고해상도(high Resolution) 공정일수록 CMP는 선택이 아니라 필수다.”

긴 글 읽어 주셔서 감사합니다.

2025-12-08 테스터를 위한 앱 비공개 배포 완료

milron — Mon, 8 Dec 2025 23:05:35 +0900

1-2주	데이터 수집, 예측 모델 설계	●	데이터 수집 완료
3-4주	MCP 서버 구현 + 테스트	●	MCP 서버 구현 완료
5-6주	Flutter 앱 UI 개발 + 연동	●	홈 화면, 기타 UI 코드 작성 완료
7주	기능 통합 + QA	●	QA는 아직.
8주	베타 출시 + 사용자 피드백 수집	▲	테스터의 피드백만 남음.

해낸 것

테스터 용 앱 배포 후 공유.

중간 체크

앱의 이름은 '비버'이다
'비어있는 버스'의 줄임말이다.

그림 1,2,3,4

[그림 1] 로그인 화면이다. 아직은 백엔드 작업은 이루어지지 않은 UI만 있는 상태이다.

[그림 2] 앱의 첫 메뉴 화면이다. 왼쪽 상단의 메뉴바를 눌러 각종 기능을 이용할 수 있다.

[그림 3] 아직은 버스 검색 기능 밖에 없다.

[그림 4] 부산 지역 밖에 서비스하지 않는다.
부산 지역에서의 정류장 명을 쓰면 그와 관련된 정류장 방면 리스트가 출력된다.

그림 5,6

[그림 5] 해당 정류장의 방면을 선택하면 그와 관련된 노선 번호의 버스 리스트가 뜨며,
[그림 6] 클릭 시 사용자는 혼잡도 관련 정보를 받아 낼 수 있게 된다.

*추가로 화이트, 블랙 테마 기능도 있다.

문제점

아직 고정된 한 노선 한해서 혼잡도를 제공한다. 1분 전 도착 버스, 그 뒤의 또 도착하는 버스의 혼잡도를 각각 얻을 수 없다. 아직은 해당 정류장의 그 노선 번호의 고유 혼잡도만 제공하는 서비스이다.

또한 검색 시스템과 UI가 불친절하며 공식 앱으로써의 기능을 기대할 수 없다.

현재 문제점들을 정리하면 다음과 같다.

문제점 1)
같은 시간대 126번 버스 여러 대 → 모두 같은 혼잡도로 나옴
문제점 2)
데이터 부족 / 불확실성 / 상황 요인의 복잡성
문제점 3)
향후 ML로 확장 가능한 프레임을 원함
문제점 4)
불친절한 UI와 데이터베이스 미구축

해결방법은?

알고리즘 자체가 아직 기초적인 수준에 불과하기 때문에 더 다양한 종류의 데이터 수집과 알고리즘 구상이 필수적이다.

혼잡도를 확률변수 C_i 로 보고 각 버스마다 다른 확률분포를 부여해야 한다.
파동함수 개념이 필요하다. 설계에 있어 핵심 구조로 작용할 듯 싶다.

더불어 결제 시스템, 회원 시스템, UI 최적화의 문제를 해결해야 한다.

느낀 점

여기까지 좀 오래 걸렸는데, 온 것 만 해도 대단한 것 같다.

몇 번이나 프로젝트를 갈아엎고 수정을 반복하며 배운게 꽤나 많았다.

코딩 독학에 버스 혼잡도 관련 논문 분석, 각종 프레임워크, 라이브러리 등의 사용법 숙지와 서버 연동 방법, api 이해 등 헛수고는 아닌 것 같다.

그래도 여기까지 챗 지피티의 도움이 없었으면 불가능했던 여정이었을 것이다.

그래도 나의 직관은 적절하게 활용되는 것 같다.
혼잡도를 딥러닝 회귀, 머신러닝 사용 등의 표면적 해결이 아니라 확률로 바라보았다는 점을 보면 말이다.

예정 계획

회원 시스템 구축
알고리즘 강화

국내 시스템 구축 볼륨 강화

Part 3. 실무 실습 사례 2 Hydrogen Passivation을 활용한 Cell Current 개선

milron — Mon, 3 Nov 2025 21:45:46 +0900

0. 서론

이전 파트에서 Transistor Side Wall Oxide 최적화 평가를 진행했었다.
무사히 통과되었다고 한다.

그러나, 또 다른 과제를 받았다.
느려터진 NAND 소자의 성능을 개선시키라고 한다.

이번엔 현상 파악 후 idea 공유까지만 하겠다.

1. NAND Flash의 Cell Current 개선

1	문제 파악 및 idea 공유	현상을 파악하고, 근거 기반 이론 설명, 목표 설정	비싸거나, 느리거나, 고장나거나의 문제로 개선 필요성 느낌.
2	관련 Data 확보	장비를 이용, 현상&물성 파악, 데이터 가공&비교	근거를 찾아야 함. 데이터 분석 역량은 아주 중요.
3	실험 계획	데이터 해석 기반 평가 진행, SPLIT Table 작성	효율적 자원 사용이 되어야 함. (UHP), 구체적인 계획 필1요.
4	Lot Assign 후 평가	평가 의뢰서 작성 후 emeil 보내 Lot Assgin 요청. 단, 목적&근거 등을 꼭 명시.	상부에서 정하지 말단이 정하나? (소통 역량의 중요성)
5	허가 시 Base Change, 거절 시 다시 처음 단계	결과 점검 후 양산 공정에 반영	수율 개선, 생산성 향상 하려고 여기까지 왔다.

가. 이슈 파악 및 문제 정의 (Issue Identification)

NAND Flash는 DRAM에 비해 저장용량이 크지만, 속도가 아주 느리다.

속도를 개선하려면 어떻게 해야할까?
Cell Current를 증가시키면 된다.

2. 평가 물성 분석 (TEM, CD, Etch rate...)

나. 현상 파악

https://news.skhynix.co.kr/memory-device-structure/

우리 연구진들은 다른 엔지니어가 진행한 연구를 통해 계면 포획 전하(Interface trapped charge) 때문에 Current의 저항이 발생함을 확인했다.

이 전하들은 Si 기판에서의 Grain boundary로 인한 Dangling bond로 인한 Trap site(불완전 결합)로 인한 Current의 저항 발생이다.

http://fmam.cau.ac.kr/home_en/research/rf4/

쉽게 요약하면 단결정에서 다결정화가 되어 이상이 생겼다는 의미이다.

공정 순서를 되돌아보니 Implant 공정에서 이러한 문제가 발생한 것으로 확인되었다.

ion을 가속시켜 높은 운동에너지를 가진 상태로 Si 기판 깊숙이 주입하는데 문제가 없을 리가.
다결정화된 Si 기판 원자들은 전기적으로 불활성 상태가 된다.
즉, 전류가 이동하지 못한다.

따라서 Si 기판의 전기적 특성이 낮아진다.

그럼 어떻게 해결할까?

다. Idea 공유

아래의 "파트 2) 2. 평가 물성 분석 (TEM, CD, Etch rate...)"에서 다룬 내용을 참고하자.

Part 2. 실무 실습 사례 1 Transistor Side Wall Oxide 최적화 평가

0. 서론 이번 포스팅은 장비 전환 + 공정 개선 중심으로 다뤄진다.목차는 다음과 같다.A사(47억) → B사(25억) 장비 대체 평가 시나리오Side Wall Oxide의 역할과 물성 분석 (TEM, CD, Etch rate)Wet vs Dry Etch 비

milronmusk.tistory.com

글쓴이는 Annealing을 다음과 같이 설명했다.

"어닐링은 막질을 단단하게, 불필요한 가스를 빼내며(Outgassing) 불안정한 결합을 피복(Passivation)하고 Implant로 인한 격자손상을 안정화하는 동시 이온을 활성화(Ion Activation)시키는 목적도 가진다. 아주 대단한 친구다."

즉, 우리는 일반적으로 사용되는 해결법인 H2 Annealing을 이용하면 된다.

이 과정을 통해 녹는점 이하의 고온 환경에 노출된 Si 기판은 결합 배열이 단결정으로 재배열될 것이다.

당연히 모든 배열이 복구되는 것은 아니다.
중간중간 펑크 난 부분은 H2 가스가 Dangling bond부분을 Passivation 해줄 것이다.

이로써 두 번째 과제도 완수해 냈다.

보니까 실제 이 원인 규명과 해결채 도출, 스플릿 평가표 작성 후 이메일..
더 나아가 연세대 BIT 교육 덕에 어닐링, H2 가스양 등의 변수들을 가지고 최적값 수행도 진행할 수 있을 것 같습니다.

긴 글 읽어 주셔서 감사합니다.

Part 2. 실무 실습 사례 1 Transistor Side Wall Oxide 최적화 평가

milron — Sat, 25 Oct 2025 14:32:45 +0900

0. 서론

이번 포스팅은 장비 전환 + 공정 개선 중심으로 다뤄진다.

목차는 다음과 같다.

A사(47억) → B사(25억) 장비 대체 평가 시나리오
Side Wall Oxide의 역할과 물성 분석 (TEM, CD, Etch rate)
Wet vs Dry Etch 비교 및 Densification 개념
Split Table 설계 및 결과 해석

핵심 키워드: 저비용-고효율 평가, WER·Shrinkage 데이터 해석, Anneal 조건

1. A사(47억) → B사(25억) 장비 대체 평가 시나리오

Transistor Side Wall Oxide 최적화 과제의 주된 목표는 FAB COM 개선이다.

공정 비용 비교(가정)

A사 장비 50억, 연 간 유지비 5억.
B사 장비 30억, 연 간 유지비 3억.

Sequence 1) issue는?

현재 Gate Side Wall Oxide(ALD) 공정에서 사용되는 A 장비의 단가 상승으로, 더 저렴한 B 장비로 교체해야 한다.

2. 평가 물성 분석 (TEM, CD, Etch rate...)

Sequence 2) 문제 파악 및 idea 공유

여기서 side oxide wall의 역할은 트랜지스터 구조에서 Extension Implantation이 정확하게 타겟팅되도록 하는 목적을 지닌다.

장비 교체를 결정하기 전에,
단순 가격 비교가 아닌 신규 장비로 증착된 물성 변화와 영향( 예: Oxide의 물성, Etch 반응성, Side Wall Thickness, Halo Implantation) 등 여러 요소들을 고려해야 한다.

즉, 요소 평가 과정이다.

Sequence 3) 관련 DATA 확보

ALD가 무엇인가? 원자 단위인 박막을 증착하는 공정을 말한다.
즉, 증착 공정이다.

따라서 관련 데이터는 다음과 같다.

가. Thkness : TEM, CD 측정을 통해 확인.

TEM(Transmission electron microscope) - 깊이확인

https://www.qrtusa.com/kr/analysis/structural/tem.php

CD(Critical Demension) - 두께 확인. (Scanning Electron Microscope) 이미지를 형상화

나. Oxide 물성, Etch 반응성 : 장비 전환 후에도 식각 반응성이 동일한지 확인.

다. Halo Implantation의 영향 : 후속 공정인 이온 임플란트에 미치는 영향을 분석.

라. 최적 Concept 고민 : 기존 장비와 동일한 특성 구현을 위해 최적화된 공정 Concept 도출.

각 장비의 실험한 결과 데이터가 다음과 같이 도출되었다.

항목	A	B
AS DEP	150Å	150Å
Wet Etch (BOE 20sec) 후	130Å	110Å
ANNEAL (700℃ 1시간) 후	145Å	140Å
Wet Etch Rate	1Å/sec	2Å/sec
Shrinkage	3.3%	6.7%

다음과 같이 분석할 수 있다.

Wet Etch Rate(WER)의 경우 B사 장비의 WER은 2 Å/sec로 A사 장비보다 2배 높다.
더 빨리 깎이고 있다는 의미인 동시에 B 막질이 더 무르다는 의미.
Shrinkage(수축률)의 경우 700℃ 1시간 Anneal 후 B가 A보다 3.4% 높아 Densification(고밀도화)가 되었을 가능성을 유추할 수 있다.
Wet Etch(BOE 20 sec) 후 A사는 130 Å인 반면 B사는 20 Å 두께만큼 산화막이 더 식각 되었음을 알 수 있다.

그럼 이제 어떻게 해야 하나?

Deposition 두께 상향: B 박막이 물러 WER이 크므로 증착 시간을 늘리거나, 식각 시간을 줄이면 된다. 또는 Anneal을 추가하면 된다.
Anneal 추가 (Densification): 무른 특성 개선과 밀도화를 시키기 위해 어닐링 공정을 추가한다. 그럼 무른 특성이 개선된다.
어닐링은 막질을 단단하게, 불필요한 가스를 빼내며(Outgassing) 불안정한 결합을 피복(Passivation)하고 Implant로 인한 격자손상을 안정화하는 동시 이온을 활성화(Ion Activation)시키는 목적도 가진다. 아주 대단한 친구다.
Shrinkage 개선: Shrink가 많이 되었다면 Dep을 좀 더 한다. 그릭 Anneal 하면서 Shrink가 많이 되었다는 의미는 Densification이 많이 되었을 테니 etch 공정은 기존 조건이랑 비슷하게 가져가면 된다.

이제 이 정보들을 바탕으로 실험을 계획하면 된다.

3. 실험 계획(Lot Assgin 후 평가)

Split Table 설계 및 결과 해석

증착 두께 상향: (B) 150 Å, (B) 170 Å, (B) 200 Å 조건 분할.
Etch 시간 단축: BASE 30초 대비 25초 또는 20초로 단축.
열처리 (Thermal Anneal) 추가: 500°C 2시간 또는 1100°C SPK (Spike RTP) 조건 분할. 이는 SIMS 데이터상 Ion 확산이 일어나지 않는 온도를 선택하여 전기적 특성 변화 위험을 최소화하기 위함.
세정 (CLN) 추가: CLN HF - 2초 조건 추가.

최적화 방안:

최적화 항목	근거 이론 및 목적	Split 조건 예시
증착 두께 상향	두껍게 증착하여 Etch 시 손실 두께를 보완	B 공정 기준: 150Å, 170Å, 200Å
Etch 시간 단축	Over Etch 및 Profile 손상 방지 목적	BASE 30초 대비 25초, 20초로 조건 분할
열처리 (Anneal) 추가	Anneal로 Densification 및 물성 강화 및 Ion 확산 방지 목적	500℃ 2시간 Furnace Anneal- 1100℃ Spike RTP (SPK)
세정 (CLN) 추가	HF 기반 세정으로 불순물 제거 및 표면 정돈	CLN HF 2초 조건 추가

이런 식으로 짤 수 있을 것이다.

필자의 학습, 주관 이 주를 이루기 때문에 글이 다소 불친절하고 일부 빈 부분이 느껴질 수도 있습니다.

궁금한 게 있으시면 댓글 달아주세요.
성심성의껏 답하겠습니다.

긴 글 읽어주셔서 감사합니다.

Part 1. 반도체 엔지니어, 무슨 일을 하는가

milron — Sun, 19 Oct 2025 16:35:53 +0900

본 글은 세미콘부트캠프에서 배운 내용을 개인 복습 및 학습 공유 목적으로 재구성하였으며,
원자료의 저작권은 세미콘부트캠프에 있습니다.

0. 서론

해당 포스팅은 24년도 7월 경 수료한 '세미콘부트캠프' 복습이며 PART 4까지 이어진다.

반도체 엔지니어의 실무가 실제로 어떻게 이루어지는지 '세미콘부트캠프'에서 수강했던 내용을 다룰 것이다.

앞으로 다룰 내용 중 하나인 transistor side oxide wall 최적화는 '장비 투자비'와 직접적으로 관련이 깊은 FAB COM 주요 과제 중 하나이다.

따라서 파트 2까지는 기존 고가의 장비를 저가의 장비로 대체하면서도 공정 결과는 보존하고 개선하는 방법을 찾고 물성을 개선하는 과정을 공부할 것이고,

PART 3에서는 'Hydrogen Passivation 활용'과 'Cell current 개선 평가'로 포스팅을 마무리할 예정이다.

자세한 일정 목차는 다음 '더보기'를 참고하라.

# Part 1. Part 1. 반도체 엔지니어, 무슨 일을 하는가
---
- 서론
- 반도체 공정 직무 부트캠프: 개요 및 핵심 이론
>목적: 이론을 실무 시점으로 해석 → 이후 실습 파트의 기반이 됨.
# Part 2. 실무 실습 사례 1 Transistor Side Wall Oxide 최적화 평가
---
=장비 전환 + 공정 개선 중심
- A사(47억) → B사(25억) 장비 대체 평가 시나리오
- Side Wall Oxide의 역할과 물성 분석 (TEM, CD, Etch rate)
- Wet vs Dry Etch 비교 및 Densification 개념
- Split Table 설계 및 결과 해석
>핵심 키워드: 저비용-고효율 평가, WER·Shrinkage 데이터 해석, Anneal 조건
# Part 3. 실무 실습 사례 2 Hydrogen Passivation을 활용한 Cell Current 개선
---
소자 특성 향상 중심
- Trap site와 Dangling bond 문제 정의
- H₂ Anneal에 의한 Passivation 효과
- Nitride, HDP, TDS 데이터 해석
- Split Table 작성 및 평가 제안서 구성
>핵심 키워드: Outgassing, Hydrogen diffusion, Reliability 개선
# Part 4. 부트캠프 경험의 취업 활용 및 마무리
___
=실무 경험 → 자소서·면접 연결
- 삼성전자·하이닉스 자소서 문항별 적용 예시
- FAB COM 개선 경험 → 직무 연관성 포인트
- 세미콘부트캠프 수료 후 느낀 점 및 개인 역량 정리
> 핵심 문장: “공정 개선의 논리적 흐름을 실제로 체험한 경험이, 현업 엔지니어로서의 사고 체계를 길러줬다.”

1. 반도체 공정 직무 부트캠프: 개요 및 핵심 이론 [세미콘 부트캠프]

FAB COM 개선 업무. 뭘 개선 해야하는 건가?

2023년 삼성전자 왈) "적자는 못 피해도 줄일 수는 있다"
현재에도 이는 적용되고있다.

삼성전자, R&D에 웨이퍼 투입 늘린다…"초격차 경쟁력 확보"

삼성전자, R&D에 웨이퍼 투입 늘린다…"초격차 경쟁력 확보", 경제

www.hankyung.com

따라서 주 업무는 FAB COM일 것이다.

1.1. 개선 방법

1 - 공정의 단순화 2스텝을 1스텝으로.
2 - 재료비의 감소(사용하는 유량 감소, 저렴한 재료)
3 - 장비 투자비 감소
4 - UPH(Unit Per Hour) 감소 - 파라미터 최적화, batch 증가
5 - 수율 개선 - 산포, defect 개선

1.2. 공선 개선 Sequence

공선 개선의 단계는 보편적으로 다음과 같다.

단계	주요 내용	활동 내용	왜?
1	문제 파악 및 idea 공유	현상을 파악하고, 근거 기반 이론 설명, 목표 설정	비싸거나, 느리거나, 고장나거나의 문제로 개선 필요성 느낌.
2	관련 Data를 확보	장비를 이용, 현상&물성 파악, 데이터 가공&비교	근거를 찾아야 함. 데이터 분석 역량은 아주 중요.
3	실험 계획	데이터 해석 기반 평가 진행, SPLIT Table 작성	효율적 자원 사용이 되어야 함. (UHP), 구체적인 계획 필요.
4	Lot Assign 후 평가	평가 의뢰서 작성 후 emeil 보내 Lot Assgin 요청. 단, 목적&근거 등을 꼭 명시.	상부에서 정하지 말단이 정하나? (소통 역량의 중요성)
5	허가 시 Base Change, 거절 시 다시 처음 단계	결과 점검 후 양산 공정에 반영	수율 개선, 생산성 향상 하려고 여기까지 왔다.

여기까지가 반도체 공정 엔지니어로서 해야 할 일들이라고 한다.

8시 출근해서 밥 먹고
8시30분~12시 까지 일
1시까지 점심
5시30분까지 일 후 퇴근...이라고한다.

이게 주간 업무이고

야간도...하긴 한다고 한다.

1.2를 다시 보니까 당연히 거쳐 져야 하며 행해져야 할 기본 단계 인 것 같다.

학사 캡스톤 디자인 프로젝트에서는 1.2의 1~3 단계를 은연중 자연스럽게 형성했고 이후로는 뺑뺑이였다.
당연히 학생끼리 진행했으니 메일 보낼 곳은 교수에게 밖에 없다.

제일 효율적이지 않나 싶다. 나는 그걸 직접 경험하면서 체득한 거고.
역시, 실무 경험을 이길 만한 게 없다.

빨리 취업해서 내 가치를 증명해내고 싶다.

다음 PART 2 포스팅은 "Part 2. 실무 실습 사례 1 Transistor Side Wall Oxide 최적화 평가"입니다.

긴 글 읽어 주셔서 감사합니다.

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milron — Thu, 25 Sep 2025 17:43:57 +0900

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Ai의 발전은 더 이상 없을 수도 있다.

milron — Mon, 25 Aug 2025 17:24:07 +0900

※ 본 파트는 필자의 해석과 의견이 일부 포함되어 있습니다. 다만, 공개 자료와 업계 발표를 바탕으로 최대한 사실에 근거해 정리했습니다.

[Cryo Etch] Part 1. Etching 공정의 개요와 Cryo Etch 공정의 재조명

[Cryo Etch] Part 2. Plasma Etching의 원리와 한계

[Cryo Etch] Part 3. Cryogenic Etching의 원리와 등장 배경

[Cryo Etch] Part 4. 산업 적용 사례 및 미래 전망

[Cryo Etch] Part 5. 개인 정리 및 공부 방향

[Cryo Etch] Part 6. 개인 정리 및 공부 방향 2

1. AI와 반도체의 연결고리

cryo 공법이 재조명받고 다시금 활용되기 시작했던 게 ai 붐 시작하고 나서의 시기와 비슷한 것 같다.

반도체 요구가 변화함에 따라 공법이 변화하고 진화하는 것이다.
여기엔 ai 발전이 깊은 연관이 있는 것 같다.

고대 역사에서 정보를 찾을 땐 사람 간을 통해 정보가 교환되었고 기록했다.
이어 책이 등장하고 도서관이란 곳에서 정보를 찾았다.
이 이후에는 인터넷이 발명되고 사람들은 이제 인터넷 브라우저라는 곳에서 정보를 검색한다.

지금은 단순 인터넷 검색이 아닌 LLM에게 질문하여 정보를 찾는다. 이외의 활용법도 많다.
LLM이 현재 전세계적으로 어마어마한 영향력을 행사하고 있다.

그렇다면 과연, ai 발전은 앞으로도 꾸준할 것인지 나는 궁금하다.

앞으로도 발전한다고 확신할 수 있다면, 더 발전된 반도체 공정법들이 발견되고 개선되어야 할 것이다.

반대로, 현 시점의 ai 알고리즘에 한계가 존재하고 발전 한계가 명확하다면?

지금까지 cryo etch 관련 자료를 조사하던 과정 중,

ai 관련 정보를 많이 접하다 보니 자연스럽게 질문을 가지게 된 것 같다.

필자 주관적 해석으로는 이러하다.
ai의 발전, 특히 대규모 언어 모델 LLM(Large Language Model)의 한계는 명확하다고 생각한다. 근거는 고전적인 딥러닝 이론의 한계와 정보의 엔트로피 때문이라 생각한다.

그래서 필자는 몇 가지 가정을 하고 조사를 진행하기로 했다.

LLM 기술의 바탕인 딥러닝 이론은 오래된 모델이기 때문에 발전 한계가 명확하다. 따라서 새로운 이론을 통해 모델을 학습시켜야 한다.
열역학의 엔트로피에서 아는 정보가 많아질수록 정보의 엔트로피는 증가하게 된다. 즉 "많이 알 수록 모른다"라는 의미이다.

2. AI에 대한 대중 vs 전문가 인식 차이

사람들은 ai에 대해 어떤 반응일까?

ai가 인간을 지배하거나 멸종시킨다?
공존한다?
안전하게 사용하도록 조정한다?

아래 표는 위 사이트에서 진행한 미국에서의 전문가와 일반인 간의 Ai 발전에 대한 생각 설문을 표로 정리한 것이다.

*출처:

3. Public and expert predictions for AI’s next 20 years

We explore how the public and experts anticipate potential positive and negative impacts of AI across key areas of life and society in the coming decades.

www.pewresearch.org

구분	전문가	일반인
AI 미래 전망 (긍정적)	높음 (56%)	매우 낮음 (17%)
AI에 대한 감정	흥분, 기대 (47%)	우려가 많음 (51%)
개인의 유익 기대	긍정적 (76%)	중립/낮음 (24%)
일자리 전망	일부 감소 (39%) / 보완적 변화 강조	대폭 감소 예상 (64%)
위험 직종 인식	운송, 제조, 언론 직종 위험 인식 (트럭 운전사 62%)	유사 직종 위험 인식 (트럭 운전사 33%)
종합 태도	“생산성, 업무 향상” 중심	“일자리 위협, 불확실” 중심

Ai의 발전은 전문가 입장에서는 대체적으로 긍정적이고, 대중에게는 부정적으로 다가오는 것을 알 수 있다.

1.1. ai 발전 속도

ai 발전이 이대로 쭉 이어질까?

ai가 발전하려면 투자 비용, 학습 시간, 데이터 이 3가지 요소가 반드시 필요하다.

돈, 시간은 충분하다 치자. 그러나 데이터가 완전한가?

아래 논문들을 일부를 발췌하며 분석할 것이다.

*참고문헌:

Kaplan et al., 2020 (Scaling Laws for Neural Language Models):https://arxiv.org/abs/2001.08361
Hoffmann et al., 2022 (Training Compute-Optimal LLMs, Chinchilla): https://arxiv.org/abs/2203.15556
Caballero et al., 2023 (Broken Neural Scaling Laws): https://arxiv.org/abs/2210.14891

*출처 open ai:

https://cdn.openai.com/pdf/8124a3ce-ab78-4f06-96eb-49ea29ffb52f/gpt5-system-card-aug7.pdf

2025년 8월 7일, Chat GPT 5 출시로 ai에 많은 기대를 받고 있다.

gpt 5를 공개한 기업 open ai의 창업자 샘 알트만은 gpt5가 박사급 ai이라고 표현하며 자신감을 표했다.

하지만 이전 모델인 gpt-4o에 비해 그리 크지 못한 성능 향상, "오히려 성능 저하가 일어났다"라는 평가가 있다.

지금까지 GPT 모델의 경우

GPT-1 → GPT-2: 약 8개월
GPT-2 → GPT-3: 약 15개월
GPT-3 → GPT-3.5: 약 22개월 (이 시점이 가장 길었음)
GPT-3.5 → GPT-4: 약 12개월
GPT-4 → GPT-4o: 약 14개월
GPT-4o → GPT-5: 15개월

의 출시 간격을 가지고 있다.

출시 간격이 평균 약 14개월으로 편차가 그리 크지 않다.

그럼에도 LLM을 자주 애용하는 필자 주관으로는 어마무시한 성능 발전이 체감될 정도였다.

하지만 어느 순간 점점 성능이 거기서 거기인 비슷한 느낌이고 최근에 들어 그다지 크게 발전하지 못하다는 느낌을 받았다.

챗지피티의 Ai 모델은 학습 데이터가 아무리 많아도 한계가 있다는 의미가 아닐까.

분명한 건 학습 데이터가 많을수록, 시간이 많이 투자될수록 비용은 비례할 것이다.

그렇다면 다른 모델들의 경우는 어떨까?
또한 과연 들어간 만큼 나오는가?

좀 더 자세히 보자.

3. Scaling Laws

figure 0 출처:

Compute Trends Across Three Eras of Machine Learning

We’ve compiled a comprehensive dataset of the training compute of AI models, providing key insights into AI development.

epoch.ai

figure 0

X축 (Publication date)
모델이 발표된 연도.
Y축 (Training compute, FLOP)
해당 모델의 훈련에 사용된 총 연산량.
- 로그 스케일로 표시 (10², 10⁴, …, 10²⁶ FLOP)
- 단위: FLOP(부동소수점 연산 횟수)

*컴퓨트(compute)는 단순히 "컴퓨터"가 아니라, AI 모델을 학습시키는 데 사용된 전체 연산량을 의미.

Epoch AI 팀(Sevilla 외)은 머신러닝 역사 전반에 걸친 훈련에 투입된 컴퓨트(compute) 추세를 정량적으로 분석했다.
1952년부터(~2010년 이전) 유명 모델 약 120여 개가 분석 대상이었다.

비슷한 출시 간격에 성능은 20 개월마다 두 배 증가.(무어의 법칙과 비슷).
학습 기술의 발전과 함께 컴퓨트 사용이 급증 → 약 6개월마다 두 배 증가.
대규모 상업 모델 등장, 전례 없는 컴퓨트 사용량 투입 중이며 10개월마다 약 2배 투입 증가.

2010년 이전, 연 성장속도는 1.4배씩 증가.
2010년 이후, 연 성장 속도는 4~5배씩 증가.

AI 발전의 속도를 이해하고, 컴퓨트 요구량이 얼마나 폭발적으로 증가하는지,

이에 따라 생겨날 거버넌스, 인프라, 에너지 이슈에 대응할 필요가 있음을 명확히 보여주는 분석이다.

결론은 어마어마한 자본과 시간이 ai 발전에 투자되고 있다는 점과 그에 따라 발전하고 있다는 점.

그런데, 과연 비례할까?

돈과 시간을 투자하는 만큼 성능이 잘 나오는 가를 따져봐야 한다.
Scaling Laws for Neural Language Models 논문을 살펴보자.

3.1. Scaling Laws의 교훈. feat. Scaling Laws for Neural Language Models

https://www.youtube.com/watch?v=QkPeMzr3Qz4

위 영상에서 이해에 도움을 받을 수 있을 겁니다.

아래 사이트의 Open ai에서 발표한 논문 Scaling Laws for Neural Language Models에 의하면

Scaling Laws for Neural Language Models

We study empirical scaling laws for language model performance on the cross-entropy loss. The loss scales as a power-law with model size, dataset size, and the amount of compute used for training, with some trends spanning more than seven orders of magnitu

arxiv.org

2020년 Open Ai에서 발표한 위 논문에 의하면 모델을 훈련하기 전에 성능을 미리 알 수 있는 공식이 있다고 한다.

Figure 1

언어 모델의 성능에 일정 패턴이 있음을 확인하였다.

모델의 학습, 즉 훈련 하기 전에 성능을 미리 알 수 있는 공식이 있다고 한다.

비디오, 이미지, 음성 등의 Ai 모델에서도 비슷한 성능 패턴을 보임을 확인했다고 한다.

논문의 일부인 Figure 1에서

y 축: % Test Loss은 성능을 의미. 오류일 확률로 이해하면 편하다.

x 축: 각 Compute(연산량), Dataset Size(데이터셋 크기), parameters(모델의 크기)

따라서 다시 정리해 보면, 언어 모델 성능이 모델 크기, 데이터셋 크기, 컴퓨팅 자원에 따라 예측 가능한 스케일링 법칙(power-law)을 따른다고 보았다.

하지만 그들은 "계산 효율적인 훈련(compute-efficient training)" 방식과 "과적합 방지(overfitting avoidance)"를 위한 데이터 요구량 사이에 모순이 발생한다고 지적했다.

쉽게 설명하자면, 가장 효율적인 학습은 느리게 데이터 주입량을 올리는 건데 모순적이게도 성능 계속 올리려면 더 많은 데이터가 더 빠르게 필요하다는 의미이다.

figure 1을 더 자세히 보면 예산이 10배 증가할 때, 모델 크기는 5.5배 증가, 훈련 토큰 수는 1.8배만 증가해야 한다고 예측했음.

그리고 이 예측은 정확했다.

반도체에서의 경우 노드가 작아질수록 단가나 결함률의 한계가 존재하는데, Ai는 2020년 당시 기준 단순히 크기만 키워도 성능이 좋아진다고 본다.

이는 마치 식각 장비의 챔버 크기를 늘리면 throughput(처리율)이 단순 증가한다고 믿는 것 과도 같은 것 같다.

3.3. 왜 GPT-4 이후 성능이 둔화됐는가

결론적으로 다음과 같이 정리할 수 있다.

"모델을 키우면 좋아진다" – 하지만 일정한 데이터가 받쳐줘야 한다.
"데이터가 더 많으면 더 좋아진다" – 하지만 모델 용량이 그 데이터를 소화할 수 있어야 한다.
"컴퓨트 최적화" – 무조건 GPU를 더 때려 붓는 게 아니라, 적절한 균형이 필요하다.

그리고 챗지피티가 왜 gpt 4 모델 이후 모델 확장 및 성능이 눈에 띄게 둔화되었는지 이 논문의 figure 1 그래프를 기반으로 분석해 보자면 다음과 같이 정리할 수 있다.

Test Loss 감소 폭이 점점 둔화:

Compute(연산량)와 Model Size(모델 크기)를 늘릴수록 초기에는 급격히 개선되지만, 일정 규모 이후 추가 투자 대비 성능 향상이 미미해진다.
실제 산업에서는 비용 대비 성능이 중요한데, 그래프는 "효율적 학습"은 완전 수렴 이전에 멈추게 됨을 보여줌.
즉, 무한히 큰 모델로 갈수록 효율성이 극도로 낮아진다.

LLM 언어 학습 시스템인 트랜스포머 기반 모델을 단순 키우는 것 만으로는 성능 한계 돌파가 어렵다.

3.4. 한계를 돌파하는 법은 없는가.

그렇다면 이 무한한 투자에도 불구하고 효율성이 낮아지는 문제를 어떻게 해결해야 할까?

아래 논문을 보자.

Hoffmann et al., 2022 – Training Compute-Optimal LLMs (Chinchilla): https://arxiv.org/abs/2203.15556

Training Compute-Optimal Large Language Models

We investigate the optimal model size and number of tokens for training a transformer language model under a given compute budget. We find that current large language models are significantly undertrained, a consequence of the recent focus on scaling langu

arxiv.org

Kaplan의 단순 Scaling은 비효율적이고 데이터의 양과 품질이 진짜 병목이라는 걸 밝힌다.

시사점:
모델만 키우는 건 최적이 아니다.
주어진 예산 안에서는 “데이터를 충분히 확보해야만 제대로 된 성능 향상”이 가능하다.

이 논문은 데이터의 품질과 다양성이 중요하다고 말하지만 그렇다고 스케일링 법칙의 한계를 깨 부술 근본적인 해결책이 될 수는 없다.

그렇다면 비교적 최근에 게재된 아래 논문을 보자.

Caballero et al., 2023 (Broken Neural Scaling Laws): https://arxiv.org/abs/2210.14891

Broken Neural Scaling Laws

We present a smoothly broken power law functional form (that we refer to as a Broken Neural Scaling Law (BNSL)) that accurately models & extrapolates the scaling behaviors of deep neural networks (i.e. how the evaluation metric of interest varies as amount

arxiv.org

단순 스케일링은 더 이상 성능 향상을 보장하지 않는다.

데이터 품질 & 다양성과 알고리즘 혁신이 함께 필요하다고 지적한다.

시사점:
“스케일링의 직선 법칙은 깨졌다.”
더 똑똑한 학습 방법(예: 새로운 학습 모델, 새로운 아키텍처, 데이터 정제)이 필수이다.

figure 2

x 축: 모델의 성능(loss 값 로그 스케일)
y 축: 모델 성능에 영향을 주는 확장 변수(스케일링)

검은 선(BNSL)은 실제 관측된 성능의 스케일링 곡선으로 이해하면 된다.

Break 구간은 성능 향상의 추세를 의미한다.
slope 구간은 각 구간별 스케일링 기울기 즉, 효율을 의미한다.

*slope 3구간은 아직 인류가 도달해본 적 없는 가설인 외삽에 해당한다.

기울기가 음수일수록, 구간이 짧을수록 학습량 대비 성능 발전이 좋다는 의미이다.

실제 스케일링 동작은 사실 단순한 멱함수가 아니라 부러진(Broken) 스케일링 패턴을 보인다.

현 딥러닝 이론(Transformer 기반)으로는 이런 복잡한 패턴을 제대로 설명하거나 예측할 수 없으며, 새로운 학습 이론과 구조적 혁신이 필요한 것을 시사한다.

이 논문을 순서대로 요약하자면 다음과 같다.

Kaplan et al., 2020 (Scaling Laws for Neural Language Models)는 스케일링 낙관론.
Hoffmann et al., 2022 (Training Compute-Optimal LLMs, Chinchilla 논문)는 효율성의 문제.
Caballero et al., 2023 (Broken Neural Scaling Laws)는 딥러닝 구조적 한계.

GPT-3까지 Kaplan 그래프와 유사, "더 크면 더 좋다" 패러다임이 통함 되었다.

GPT-4 이후: Broken Scaling처럼 투자 대비 성능 향상이 급감, 데이터 품질&알고리즘 한계가 부각되었다.

그런데, 필자는 궁금하다. 더 진보된 시스템이 등장한다고 해서 이 Scaling Laws를 깨부수거나 또 다른 가능성이 있는지 말이다.

잠시 열역학에서의 엔트로피를 주목해 보자.

질서에서 무질서로 즉, 평형을 향해 가는 것을 엔트로피로 설명하고 이해할 수 있다.

여기서 재밌는 점은 정보도 엔트로피로서 다룰 수 있다는 것이다.

4. 왜 갑자기 엔트로피?

정보의 엔트로피(Information Entropy)는 시스템의 불확실성, 즉 무지(ignorance)의 기대치를 나타내는 개념이다.

통계역학에서의 볼츠만 엔트로피가 미시 상태 수(Ω)에 대한 로그로 정의되는 것처럼, 정보 이론에서도 확률적 사건의 불확실성은 로그로 표현된다.

3.1. 열역학에서의 엔트로피

결론만 먼저 말하자면, ai의 학습은 한계가 있다.

다음 과정을 보라.

통계역학에서 엔트로피:

여기서 Ω는 가능한 미시 상태 수이다. 미시 상태가 많을수록(복잡할수록) 엔트로피가 증가한다.

정보 이론의 엔트로피도 마찬가지이다.
가능한 정보 상태가 많을수록 무지의 기대치가 증가한다.

3.2. 단일 사건의 정보량

어떠한 확률 분포가 있을 때, 정보의 양을 수치화시킬 수 있을까?

"Shannon"의 Information에서 I(p)는 정보량을 의미한다.
이 식은 다음과 같이 비례한다.

p는 이 사건이 일어날 확률이다.

확률 p가 낮을수록 정보량 I(p)는 높아진다.

왜냐하면,

예를 들어 동전 던지기에선 앞, 뒤만 나오므로 별로 놀랍지 않게 예측 가능하다.
하지만 10개 이상의 주사위를 굴려 같은 수만 나왔다면 아주 놀라울 것이다.
아주 낮은 확률로 발생하는 정보이니까 말이다.

따라서 환경이 다양할수록 접할 수 있는 정보량이 많아진다는 의미이다.

AI의 입장에서 학습하는 데이터는 단일 사건이 아닌, 수많은 사건의 집합이다.
그렇다면, 이 모든 사건을 평균적으로 봤을 때 우리는, 그리고 Ai는 얼마나 무지할까?

이 질문에 답하는 것이 정보의 기대치, 즉 엔트로피 ¯I이다.

정보 Information entropy 식은 다음과 같은 꼴로 엔트로피와 매우 밀접한 관계를 가진다.

여기에 볼츠만 상수만 붙이면 1)에서의 엔트로피 S 식이 된다.

¯I가 높다는 것은 시스템이 다양한 사건들로 이루어져 있고, 예측이 어렵다는 뜻이다.
¯I=0이면 완전히 확정된 상태로 더 이상 배울 정보가 없다.

즉, 드문 사건일수록 그 사건이 발생하면 더 많은 "새로운 정보"를 제공한다.

Ai 입장에서 학습이란, 이 ¯I 값을 0에 수렴하도록 만드는 행위라는 뜻으로 이해가 가능할 것이다.

3.3. AI 학습과 엔트로피

분산이 높은 빨간색 분포, 분산이 낮은 파란 분포

AI 모델의 학습 과정은 불확실성(¯I)을 줄여나가는 과정이다.

초기 모델: 데이터에 대한 확률 분포의 분산이 넓고, 엔트로피가 높다. = 많이 무지하다.
학습 진행: 패턴을 학습하면서 확률 분포가 집중되고, 엔트로피가 낮아진다. = 무지가 줄어든다.
한계점: 잡음, 불완전 데이터, 본질적 예측 불가능성 때문에 ¯I=0(완전한 지식)에 도달할 수는 없다.

3.4) Scaling Laws와의 시사점

이는 Kaplan et al.(2020)의 Scaling Laws가 보여준 패턴과 같다

그래프에서 Test Loss가 무한히 감소하지 않고 특정 값에 수렴하는 것은,

결국 AI가 줄일 수 있는 무지의 물리적 한계를 반영한다.

정보 이론적 관점에서 "무지를 줄여나가지만, 결코 완전히 없앨 수 없다"라는 사실과 같다.

Hoffmann et al.(2022)의 Compute-Optimal LLM과 Caballero et al.(2023)의 Broken Scaling Laws 역시 데이터 품질, 알고리즘 혁신 없이는 엔트로피 감소에 한계가 있다는 점을 지적한다.

5. 미래 전망

그렇다면 이 한계를 넘어설 방법은 무엇일까?

단순히 더 많은 데이터, 더 큰 모델, 더 많은 GPU를 투입하는 방식은 한계에 도달했다.

무지를 획기적으로 줄이는 새로운 방법론이 필요하다.

Neuromorphic Computing: 인간 뇌의 병렬성과 효율성을 모방해 연산 자체의 에너지, 구조적 병목을 해결할 수 있다.
Quantum AI: 큐비트 기반의 고차원 연산으로 학습 속도와 최적화 문제를 근본적으로 돌파할 가능성이 있다.
Self-Supervised Learning: 방대한 비라벨 데이터를 활용해 데이터 품질, 양의 한계를 완화한다.

이러한 혁신들이 결합된다면, 현재의 정체기에 머물러 있는 AI 발전 곡선은 다시 한번 급격히 상승할 수 있다.

위 그림의 그래프처럼 4차 AI 붐이 일어나며 새로운 산업 혁명의 시작을 알릴 수도 있다.

아니면, 어쩌면 이미 그 전조가 시작된 것일지도 모른다.

하지만 현재 알 수 있는 사실은 AI의 최근 성능은 모델, 데이터, 연산을 크게 늘려도 성능 개선 폭이 분명히 둔화되고 있다는 점이다.

AI 성능 향상이 둔화되면, “칩을 더 많이 사서 성능을 올리는 전략”의 투자수익이 급격히 나빠지게 된다.

이에 고객은 “같은 전력 및 비용으로 더 많은 추론”을 가능하게 하는 반도체 제품을 원하게 된다.

따라서 반도체는 ‘수량’보다 ‘효율(성능/W·성능/$·지연/토큰)’ 중심으로 재편될 것이다.

즉, 해법은 ‘더 많은 칩’이 아니라 ‘같은 전력, 비용으로 더 많은 추론’을 가능하게 하는 효율이다.

그래서 Ai 및 반도체 산업에서는 소자량 확대보다 성능/W, J/bit 등과 같은 효율 지표를 우선해야 할 이유가 또 하나 생긴다.

구체적으로는 HBM의 pJ/bit 절감, GAA 기반 저전압 동작과 변동성(σVT, LER) 저감, 2.5D 및 3D 패키징의 열&신뢰성 개선, 저온 식각(Cryo)으로 결함, 드리프트 억제가 핵심이다.

특히, HAR 구조의 이방성, 균일도 확보, PID(Plasma-Induced Damage) 최소화, 엔드포인트 표준화와 챔버 매칭을 통해 가드밴드를 줄여야 실제 전력과 원가가 내려갈 것이다.

‘무한 스케일링’의 믿음보다 데이터 품질, 효율적 학습 & 보안을 병행하고, 현장에서는 수율 중심의 공정 혁신으로 AI으로 인한 이익이 비용&전력&탄소를 앞서게 해야 한다.

결론적으로 스케일링 법칙은 방향을 가늠하는 지도일 뿐이고,

앞으로 관련 분야의 기업에서 추구하게 될 목표는 양적 증설 보다는 품질·신뢰·효율일 것이다.

6. 결론

AI 학습의 본질은 무지를 줄이는 과정입니다.

따라서 AI의 진정한 발전은 엔트로피를 줄이는 새로운 패러다임 발견에 달려있다는 것입니다.

AI 학습은 무지를 줄이는 과정이지만 완전한 지식(¯I=0)에 도달할 수 없습니다.

현재 Scaling Laws가 보여주는 한계는 이 본질을 반영합니다.

기존의 트랜스포머 모델이 아니라 이와 다른 새로운 학습 모델 이론, 그리고 더 좋은 데이터, 혁신적인 아키텍처가 필요한 이유가 여기에 있습니다.

이에 따라 Ai 산업 관점에서는 단순 많은 반도체 보다는 품질&효율 측면 중심으로 돌아가기 시작할 것입니다.

여기서 중요한 점은 "양 보다는 품질 선호로 전환"이라는 뜻이 아니라, 이미 진행중인 "품질, 효율 기조가 AI로 인해 더 세게 가속된다"라는 점이 핵심입니다.

독자님들은 Ai의 4차 붐은 언제, 또 어떤 기술로 촉발될 것이라 생각하나요?

이상 Scaling Laws와 AI 학습의 한계를 연결해 주관적으로 분석한 글이었습니다.

긴 글 읽어주셔서 감사합니다.

[Cryo Etch] Part 5. 개인 정리 및 공부 방향

milron — Wed, 20 Aug 2025 04:09:25 +0900

※ 본 파트는 필자의 해석과 의견이 일부 포함되어 있습니다. 다만, 공개 자료와 업계 발표를 바탕으로 최대한 사실에 근거해 정리했습니다.

[Cryo Etch] Part 1. Etching 공정의 개요와 Cryo Etch 공정의 재조명

[Cryo Etch] Part 2. Plasma Etching의 원리와 한계

[Cryo Etch] Part 3. Cryogenic Etching의 원리와 등장 배경

[Cryo Etch] Part 4. 산업 적용 사례 및 미래 전망

[Cryo Etch] Part 5. 개인 정리 및 공부 방향

[Cryo Etch] Part 6. 개인 정리 및 공부 방향 2

0. 핵심 요약 및 필자 생각

0.1. cryo etch는 좋다.

AI 발전으로 인해 반도체에는 3고(고성능, 고집적, 고효율) 메모리가 요구된다.
하지만 기존 플라스마 기반 Etch 공법은 이 3고 요구 충족에 한계가 있었다.

플라스마 Etch (예: Bosch 공정)
- 문제점: Scalloping, PID 불안정 등
- 성능 지표: AR ~40:1, Etch rate ~6 μm/min
Cryo Etch
- 장점: 극저온에서 가스 응축 → 보호막 안정적 형성, scallop 없음
- 성능 지표: AR ~100:1, Etch rate ~18 μm/min

즉, Cryo는 기존 대비 성능·균일성·HAR 대응에서 유리하다.

이외에도 다양한 etch 공법이 제시되어 있으나 cryo가 가장 유망하다.

0.2. 필자가 본 cryo에서의 중요 포인트

극저온 환경에서 etch 가스가 응축되어 보호막 역할을 한다고 설명했다.

그리고 etch 공정에서는 이온 충돌이나 라디칼 반응이 주요 식각 메커니즘이다.

따라서 cryo에서 좋은 etch를 하려면 극저온에서 etch 반응이 잘되며, 보호막 역할이 잘 작동되어야 할 것이다.
또한, 극저온 환경 상태를 유지하는 것뿐만 아니라 이 화학종이 얼마나 안정적으로 유지되느냐도 중요하다.

기존의 고전적인 etch 공정은 상온 위주로 진행된다.

하지만 cryo etch 공정은 온도가 점점 내려가 끝엔 극저온까지 내려간다.
cryo에서 핵심은 사용될 가스가 가져야 할 적절한 흡착 및 응축, 낮은 반응성과 안정성 특성이다.

당연히 극저온에서 etch할 때 가장 영향을 많이 주는 요소는 무엇인가?

가스 상호작용, 온도 안정성 이 두 가지이다.

필자는 가스에 주목했다.

0.3. Cryo 3세대에서 HF 비중이 큰 이유

figure 1. 출처: https://www.fabricatedknowledge.com/p/semicon-west-big-shifts-in-the-nand

Semicon West: Big Shifts in the NAND Market

Tokyo Electron's new Etch Tool

www.fabricatedknowledge.com

figure 1.

figure 1.을 보면, 두 번째에서는 내장형 냉각기를 사용하여 -70°C에서 진행되는 반면 첫 번째 의 경우 0~20도의 상온이다.
세 번째의 경우 -100도 이하까지도 간다.

기존 공정 세대부터 cryo 신 세대까지 HF의 점유율이 압도적으로 높아진다.
왜 세대를 거듭할 수록 HF 비중이 압도적일까?

이전에 다룬 필자 포스팅에서 HF 가스 etch 과정을 다룬 적이 있다.

[반도체공정 feat.jaeger] 식각(Etch) Chapter 2.2 - Wet Etch(습식 식각)이란?

반도체 8대 공정 순서1. 실리콘 웨이퍼 제조 공정2. 산화공정(Oxidation)3. 포토공정(Photo)4. 식각공정(Etching)5. 증착공정(Deposition) - 확산(Deposition) - 이온주입(Ion implantation) 6. 금속배선공정

milronmusk.tistory.com

위 포스팅에서 HF etchant 설명을 대충 요약하면 HF가 산화막과 만나면 Si-F 분자 구조가 생성되며 물에 의해 융해되면서 etch 되는 원리이다.

다시 figure 1.을 보면,
SF₆, O₂, CHF₃/C₄F₈, HF, NF₃, Cl₂, HBr 등의 가스가 주로 etch 가스로 쓰이는 것 같다.

etch에서 중요한 목표는 다음과 같다.

목표층을 선택적으로 식각할 것(selectivity) - 잘 깎는 것 보단, 안 깎아야 할 걸 안 깎는 것이 제일 중요.
조건 변화(gas flow, power, pressure...)에 민감하게 흔들리지 않으며, 좋은 uniformity.
레시피 단순화 및 균일성

단, Cryo 에서는 추가사항이 있다.

4. 극저온 안정성. - 온도에 민감한 가스는 수율 오차만 만들 것이다.
5. 적절한 응축 및 흡착 - 극저온에서 가스가 응축되어 형성된 보호막 두께가 적다면 scallop 패턴, undercut 현상이 일어날 것이다. 그렇다고 과도한 보호막은 etch 효율을 떨어트릴 것이다.

etch 가스를 선별할 때, 최소한 위 네 가지 사항을 기준으로 선택해야 할 것이다.
아래에 각 가스마다 위 사항을 비교해 본 표를 작성해 보았다.

Cryo Etch 화학종별 평가표

SF₆ (기본 식각 가스)	(Si 공격은 강하지만 산화막 공격은 제한적)	(저온에서 반응성 유지)	(보통)	(보조 가스 필요)	기본 공급원
O₂ (보호막 형성 보조 )	(산화막 자체를 강화 → 식각 방해)	(저온에서도 안정)	(산화막 강화 → Si 선택적 공격 가능)	(양 조절 중요)	선택비 향상용
CHF₃ / C₄F₈ (폴리머 가스)	(SiO₂ 공격력 약함)	(저온에서 응축)	(보통)	(폴리머 두께 불균일, 공정 복잡)	보조적
HF (플루오린화 수소)	(SiO₂ 직접 공격, 반응식 확실)	(극저온에서 응축 → 보호막 가능)	(산화막 vs Si 선택적 조정 용이)	(단순 반응 메커니즘, 균일성↑)	핵심 후보
NF₃	(Si 공격력 있음)	(극저온에서도 안정적)	(보통)	(보조적 사용)	플라즈마 안정화용
Cl₂, HBr (비플루오린계)	(SiO₂ 공격력 낮음)	(극저온 반응성 저조)	(선택비 낮음)	(비효율적)	Cryo에 부적합

참고 논문:

1. HF: SiO₂ etch, 극저온 안정성, 단순성

HF를 핵심으로 활용한 크라이오 식각(2세대)에서 SiO₂/SiN etch rate 최대 2.6 × 증가, PF₃ 보강이나 H₂O 펄스가 성능 향상에 기여.

https://www.colorado.edu/lab/georgegroup/media/448

HF + H₂O의 흡착이 극저온에서 SI-etch 효율 및 충전 현상 완화에 큰 효과가 있음.

2. SF₆ / O₂: Sidewall 패시베이션

SF₆/O₂ 혼합이 극저온(-70 °C 이하)에서 측벽 보호막(SiOxFy) 형성에 매우 효과적이라는 연구.

https://mtl.mit.edu/pipermail/labnetwork/attachments/20200406/761a9376/attachment-0001.pdf

플라스마에서의 physisorption 기반 패시베이션 증가가 크라이오 식각에서 수직도 유지에 핵심 역할.

https://www.pppl.gov/events/2025/renewed-interest-cryogenic-etching-processes-what-are-advantages-cooling-substrate https://www.pppl.gov/events/2025/renewed-interest-cryogenic-etching-processes-what-are-advantages-cooling-substrate?utm_source=chatgpt.com).

3. CHF₃: polymer 보호막 형성

CF₄ 플라스마에서 극저온(-100 °C)일수록 CF 라디칼 밀도 감소 → 대신 sidewall 보호막 응축 증가 확인.

https://pubs.aip.org/aip/apl/article/126/3/031602/3331826/Cryogenic-cyclical-etching-of-Si-using-CF4-plasma

CHF₃/Ar 조합에서 특정 온도 조건에서 Si₃N₄에 대해 무한대 선택비(etch vs deposition 전환), 온도 변화에 따라 식각 모드 전환.

https://www.bohrium.com/paper-details/cryogenic-etching-of-silicon-compounds-using-a-chf3-based-plasma/845659835209875459-585

4. Cl₂: 부적합성 및 선택비 한계

Cl₂ 플라스마는 2.5 nm 이하의 SiO₂에서 Cl 침투 → SiClₓ층 형성만 확인됐고, 실질적 SiO₂ 제거까지 이어지지 않음.

https://www.researchgate.net/publication/252336711_Etching_mechanisms_of_thin_SiO2_exposed_to_Cl2_plasma https://www.researchgate.net/publication/252336711_Etching_mechanisms_of_thin_SiO2_exposed_to_Cl2_plasma?utm_source=chatgpt.com).

이는 SiO₂ 식각력이 약하고 Cryo 환경에서 선택비 확보에 부적합하다는 근거가 된다.

O₂, CHF₃/C₄F₈, Cl₂ 얘들은 화학종 특성상 보호막 형성이 과할 것이다.

따라서 상온 및 저온에서는 온도 민감성이 그리 크지 않기에 이 비슷한 종들은 기본 상온 etch 공정이나 cryo 1세대~2세대까지도 잘 동작했을 것이다.

그러나 세대가 갈수록 cryo etch 메커니즘은 응축, 흡착 안정성에 의존하게 된다.
그래서 위 화학종들은 온도에 민감하므로 극저온에서 부정적으로 작용할 것이다.

또한, 다양한 가스를 조합하기 때문에 레시피 또한 단순하지 않을 것이고 공정이 꽤나 복잡해질 것이다.

반면 HF 가스로만 이루어진 etch 환경에서는 극저온에서 SiO2 산화막 간 반응이 잘되고, 흡착과 보호막 형성 균형이 좋다.

순수한 불산 HF는 끓는점이 약 19.5℃이기 때문에 상온에서 기체상태이고 극저온 -70℃~-100℃도 이후에서는 고체로 응축되어 챔버 벽이나 웨이퍼 sdiewall에 흡착되어 붙는다.

이것이 sidewall passivation layer 역할이다.

0.4. 필자의 결론 및 정리

Cryo에서 HF 가스가 대세가 된 이유에는 단순히 SiO2 반응성이 좋다는 이유뿐만이 아닐 것이다.
극저온 환경에서 흡착, 반응의 적절한 사이클이 가능한 동시 온도 변화에 민감하지 않기 때문일 것이다.

앞으로 공정 노드가 미세해지고 복잡해질수록,
단순화, HAR 등의 문제가 심화될수록,

이러한 저온에서의 안정성은 더욱 중요해지고 핵심 지표가 될 것이다.

따라서 앞으로 미세화 및 HAR 공정이 심화될수록 Cryo Etch는 반도체 기술의 중심에 설 능성이 크며 이에 맞는 가스를 선택할 때에는 단순 화학반응만 볼게 아니라,

저온에서의 안정성,
보호막 형성 메커니즘,
균일성 확보,

이 세 가지까지 종합적으로 판단해야 하며 현재로서는 HF가 가장 적합한 화학종 후보이다.

1. Cryo Etch 이후 공부할 주제 (e.g., Etch Recipe 최적화, PID 실험 논문)

다음 주제를 중심으로 문헌&논문 탐구 필요:

GAA 트랜지스터: 초미세 패턴 형성 및 HAR 요구
HBM/3D NAND: 깊고 균일한 Via 구조 필수
PID 안정화: Cryo 조건에서 플라스마 파라미터 최적화 연구

2. 학생인 필자 관점에서 본 장점&단점 총평

Cryo는 분명히 좋은 기술임에는 분명하다.

장점

HAR(High Aspect Ratio) 식각 가능
Scalloping 현상 억제
Sidewall 손상 최소화
AI 반도체 (GAA, HBM, 3D NAND 등) 적용 가능

단점

극저온 환경 유지 자체의 어려움
온도 제어 안정성 부족 → 수율 문제
Recipe 안정화 난제
장비 투자 및 라인 변경 비용 부담

3. 끝을 맺으며

원래 이 Cryo 기술 분석을 PART 5까지 길게 끌지 않으려고 했습니다.
대충 대강 이해하며 살펴보려고만 했죠.

하지만 자료를 조사하며 파고들수록 의문이 생겼고 이 의문의 의문이 새로이 태어나면서 궁금증 해소에 시간을 좀 많이 소비했습니다.

필자는 궁금증이 생기면 해소하려고 발악하는 성격을 가지고 있습니다.

이 성격이 장점이자 단점인 이유가 예를 들어, 시험공부를 할 때 의문이 생기면 그 의문을 해소하기 전까진 시험공부를 잠시 멈춥니다.
분명 그 시험과 관련이 있지만 점수를 얻는 것에는 별로 도움이 안 되는 내용이 대다수였죠.

이에 학부 시절 제 동기들에 의하면 "미련하고 가까운 길을 멀리 돌아간다."라 저를 평가했습니다.

하지만, 좀 더 깊게 이해하게 된다는 장점이 있습니다.
대신 시험을 망친다는 점이죠.

서론을 각설하고, 다음 기술 분석은 아마 GAA나 HBM일 겁니다.

아직 확실하게 정해진 건 아니라서요.

일단 바로 다음 글은 또 다른 기술 분석 포스팅은 아니고 Cryo 기술 분석 파트의 연장선이라 생각하시면 됩니다.

사실 Cryo etch 기술을 제일 먼저 기술 분석 포스팅 콘텐츠로 선택한 이유가 Ai와 관련이 깊습니다.
"Ai 산업이 발전할수록 반도체에서 어느 공정이 가장 큰 영향을 주며, 중요해질까?"라는 질문이 가장 큰 이유였습니다.

여기서 또 의문이 하나 생겼습니다.

과연 Ai가 이대로 계속 발전할 것인가? 그렇다면 어디까지 발전할 것인가?
만약 발전 한계가 존재한다면? 한계에 봉착할 시기는 언제인가?
이에 반도체 산업은 어떤 대처를 할 것이며, 어떤 또 다른 기술이 등장할 것인가?

그래서 이 바로 다음 글은 Cryo etch 관련 자료 조사 과정 중 생긴 의문 하나에 대한 서술입니다.

긴 글 읽어주셔서 감사합니다.

[Cryo Etch] Part 4. 산업 적용 사례 및 미래 전망

milron — Thu, 14 Aug 2025 01:07:18 +0900

※ 본 파트는 필자의 해석과 의견이 일부 포함되어 있습니다. 다만, 공개 자료와 업계 발표를 바탕으로 최대한 사실에 근거해 정리했습니다.

[Cryo Etch] Part 1. Etching 공정의 개요와 Cryo Etch 공정의 재조명

[Cryo Etch] Part 2. Plasma Etching의 원리와 한계

[Cryo Etch] Part 3. Cryogenic Etching의 원리와 등장 배경

[Cryo Etch] Part 4. 산업 적용 사례 및 미래 전망

[Cryo Etch] Part 5. 개인 정리 및 공부 방향

[Cryo Etch] Part 6. 개인 정리 및 공부 방향 2

0. 한 장의 기사, 흐름을 요약하다.

램리서치, 삼성 3nm GAA 공정에 최첨단 식각장비 공급 - 전자부품 전문 미디어 디일렉

램리서치가 차세대 트랜지스터 구조인 GAA(게이트-올-어라운드)를 지원하는 고선택비 식각 제품군을 출시했다. 해당 장비는 삼성전자의 최선단 공정인 3nm GAA 공정에 도입됐으며, 생산은 램리서

www.thelec.kr

사진 1, 램리서치, 삼성 3nm GAA 공정에 최첨단 식각장비 공급, THEELEC, 2022.02.10, 장경윤 기자

위 기사에 따르면 2022년경 삼성은 이미 3nm, GAA 공정에 사용될 램리서치의 식각 장비를 도입했습니다.
메모리를 주도하는 삼성이 램리서치를 선택했다는 점에서,

램리서치는 이 분야의 선두 주자 중 하나라는 점을 알 수 있습니다.

1. 삼성 GAA 공정, Lam Research의 Cryo 1세대~3세대 진화

1세대 Cryo (2019년):
1980년 극저온 식각 기술을 시작으로 2019년 1세대 극저온 기술 Cryo를 선보였고
영하 63도 수준에서 식각 효율, 생산성을 대폭 끌어올렸습니다.
3세대 Lam Cryo™ 3.0(2024년 이후):
100:1 고종횡비 식각, 기존에 비해 2.5배의 E/R, 에너지 소비량 40% 감소하여 탄소 배출량 90% 감소. 현재 램리서치의 7,500개 이상의 HAR 유전체 식각 챔버 중 약 1,000개가 이미 극저온 식각기술을 사용 중입니다.

참고자료:

Lam Research Introduces Lam Cryo™ 3.0 Cryogenic Etch Technology to Accelerate Scaling of 3D NAND for the AI Era

Lam Research unveils Cryo™ 3.0, revolutionizing 3D NAND production for AI-driven storage demands. Discover how this breakthrough technology achieves unparalleled precision, speed, and sustainability in memory manufacturing.

www.stocktitan.net

2. HBM/NAND 스케일링 → 1000단 대응 공정 전략

지금까지 살펴본 바, 인공지능 시대가 도래하며 고용량, 고성능의 메모리 수요가 폭발적인 걸 알 수 있습니다.
HBM, Ai 용 낸드 플래시는 그 핵심이고요.
그중 낸드 플래시는 지난 10년간 주로 수직 적층(Vertical Scaling)을 통해 밀도를 높여왔으며 이는 HAR 식각 기술에 크게 의존합니다.
램 리서치는 이러한 고객의 요구를 충족시키기 위해 Lam Cryo™ 3.0를 개발했고, 앞으로 10um 깊이의 메모리 채널을 0.1%의 편차로 식각이 가능할 정도로 정밀도를 올려 1,000단 3D 낸드 생산을 가능케 하는 것이 다음 목표가 될 것입니다.
결과적으론 낸드 제조업체의 비용 절감과 수율 향상에 기여하게 될 것입니다.

3. Cryo 외 대안 기술(ALE, Hybrid Etch 등) 비교 분석

물론, 미세패터닝, 고종횡비 등을 위한 다른 대체 기술도 존재합니다.
따라서 "왜 하필 cryo인가?"라는 질문이 자연스럽게 떠오르더군요.

대체하기 위해선 공정의 유연성, 비용측면, 선택&정확도. 크게 이 3가지 측면에서 바라보아야 할 것이다.

Atomic Layer Etching (ALE)
Wafer Stacking + Shallow Etch 500단 + 500단 합치기
Hybrid Etch (Bosch + Cryo + Selective)

등등... 의 방법이 가능할 것 같습니다.

cryo와 비교해 보면,

1. 의 ALE는 원자 하나하나씩 깎는 공정법이다. 당연히 정확도와 profile이 압도적으로 높겠지만 압도적으로 느리고 대량화가 느리다.
반도체 산업에서 연구부문을 제외한 사업부문에 있어서 속도도 중요하다는 점이다.
2. 의 경우 n단과 n단을 합치는 방법이다. 단번에 1000단을 만들 수 있게 된다. 식각의 부담이 적을 수 있겠으나 웨이퍼의 bonding 오차나 접합이 제대로 안될 불량 가능성이 매우 높다.
3. 의 경우 보쉬->cryo->ALE&seletivity etch 단계로 dry, wet 식각을 결합한 신형 공정법인데 공정의 유연성이 좋고 etch rate 제어가 용이하겠지만 공정이 복잡하고 세팅 자체가 어려울 것이다. 즉 양산시 불안정할 것이다.

역시 그냥 세대를 높인 cryo를 쓰는 게 3가지 측면에서 우월할 것 같네요.

표로 정리해 보았습니다.

비교 항목	Bosch	Cryo	ALE	Wafer Stacking	Hybrid Etch
정밀도 / 수직도	⚪ 보통 (Scalloping 있음)	우수	가장 우수	⚪ 보통 (접합 영향 받음)	우수
Etch 속도 / throughput	빠름	⚪ 중간	매우 느림	빠름	⚪ 중간
공정 유연성	높음 (범용성)	⚪ 중간	낮음 (1~2nm 트리밍 한정)	낮음	매우 높음
장비 및 공정 난이도	낮음 (범용 RIE 기반)	높음 (극저온 필요)	높음 (세밀한 컨트롤)	높음 (alignment 문제)	매우 높음
양산성 / 안정성	높음	중간~높음	낮음	낮음	낮음
표면 품질	⚪ 보통 (scallop 존재)	매우 우수	매우 우수	⚪ 중간	매우 우수
적용 분야	MEMS, TSV, 일부 3D NAND	GAA, 3D DRAM, HBM TSV	Fin tuning, 2D 구조	3D NAND 일부	연구, 고정밀 Etch tuning

++ 25-10-29) 항목 구분이 빠져 수정했습니다.

표로 정리해서 보니 직관성이 좋네요.

딱 봐도 보쉬 공정이 대량화에 최적화되어있습니다.

그러나 현 ai 산업 부흥기 시대에서는 '대량화' 측면보다는 '높은 질'이 더욱 중요해졌습니다.
좋은 성능, 좋은 수율, 안정성이 세 가지를 중점으로 말이죠.

보쉬 공정만으로는 더 이상의 좋은 품질의 반도체 생산이 어렵다는 의미이며 더 나은 공정이 필요하다는 의미입니다.

4. 다음 글 예고

다양한 차세대 기술이 존재하고 그중 극저온 기술이 꽤나 빠르게 발전하고 있으며 가장 좋을 가능성이 높은 것을 알 수가 있었습니다.

그런데 과연 ai 발전이 지속적으로 이루어질까요?
아니라면 반도체 수요가 줄어 타격이 있을 수 있을 텐데 말이죠.

하지만 이 cryo etch 기술은 혁신적인 것은 분명해 보입니다.

다음 글 주제는 필자의 "개인 정리 및 공부 방향"입니다.

제가 이해한 핵심 내용과 생각,
Cryo Etch 이후 공부할 주제 (e.g., Etch Recipe 최적화, PID 실험 논문),
학생인 필자의 관점에서 본 장점·단점 총평을 할 예정입니다.

긴 글 읽어주셔서 감사합니다.

백준 브루트포스 - 1436 [파이썬]

milron — Tue, 12 Aug 2025 01:55:12 +0900

https://www.acmicpc.net/problem/1436 https://www.acmicpc.net/problem/10172

[틀린 코드]

#python 코드

[정답 코드]

N=int(input())
x, y=0, 0
while True:
    x+=1
    if "666" in str(x):
        y+=1
        if y == N:
            print(x)
            break

[생각&설명]

옛날에 푼거라 기억이 잘 안 나네용.

근데 while 문 몰라서 꽤나 애먹은 기억은 있네요.

str(x)안의 문자열에서 666을 자동으로 검사한 다는게 조금 신기했습니다.

필자의 깃허브:

GitHub - kelliven/baeeeeeeeejoon_cording_project: This is an auto push repository for Baekjoon Online Judge created with [Baekjo

This is an auto push repository for Baekjoon Online Judge created with [BaekjoonHub](https://github.com/BaekjoonHub/BaekjoonHub). - kelliven/baeeeeeeeejoon_cording_project

github.com

"문제풀이 경험을 글로 남기는 순간, 코딩은 공부가 아닌 포트폴리오가 된다."